Manter a Lei de Moore funcionando está ficando complicado

Houve um tempo, décadas na verdade, em que tudo o que era necessário para fazer um chip de computador melhor eram transistores menores e interconexões mais estreitas. Esse tempo já passou e, embora os transistores continuem a ficar um pouco menores, simplesmente torná-los assim não é mais o ponto. A única maneira de manter o ritmo exponencial da computação agora é um esquema chamado co-otimização de tecnologia de sistema, ou STCO, argumentaram pesquisadores no ITF World 2023 na semana passada em Antuérpia, Bélgica. É a capacidade de dividir os chips em seus componentes funcionais, usar o transistor ideal e a tecnologia de interconexão para cada função e juntá-los novamente para criar um todo com menor consumo de energia e melhor funcionamento.

"Isso nos leva a um novo paradigma para CMOS", diz a gerente de P&D da Imec, Marie Garcia Bardon. O CMOS 2.0, como a organização belga de pesquisa em nanotecnologia está chamando, é uma visão complicada. Mas pode ser o caminho mais prático a seguir, e partes dele já são evidentes nos chips mais avançados de hoje.

De certa forma, a indústria de semicondutores foi prejudicada nas décadas anteriores a 2005, diz Julien Ryckaert, vice-presidente de P&D da Imec. Durante esse tempo, químicos e físicos de dispositivos foram capazes de produzir regularmente um transistor menor, mais rápido e de menor potência, que poderia ser usado para cada função em um chip e que levaria a um aumento constante na capacidade de computação. Mas as rodas começaram a sair desse esquema não muito tempo depois. Os especialistas em dispositivos podiam criar novos transistores excelentes, mas esses transistores não estavam criando circuitos menores e melhores, como a memória SRAM e as células lógicas padrão que constituem a maior parte das CPUs. Em resposta, os fabricantes de chips começaram a quebrar as barreiras entre o design de células padrão e o desenvolvimento de transistores. Chamado de co-otimização de tecnologia de design, ou DTCO, o novo esquema levou a dispositivos projetados especificamente para criar células e memória padrão melhores.

Mas o DTCO não é suficiente para manter a computação funcionando. Os limites da física e das realidades econômicas conspiraram para colocar barreiras no caminho para o progresso com um transistor de tamanho único. Por exemplo, os limites físicos impediram que as tensões operacionais do CMOS caíssem abaixo de cerca de 0,7 volts, retardando o progresso no consumo de energia, explica Anabela Veloso, engenheira principal do Imec. Mudar para processadores multicore ajudou a melhorar esse problema por um tempo. Enquanto isso, os limites de entrada e saída significavam que se tornava cada vez mais necessário integrar as funções de vários chips no processador. Portanto, além de um sistema em chip (SoC) com várias instâncias de núcleos de processador, eles também integram rede, memória e, muitas vezes, núcleos especializados de processamento de sinal. Esses núcleos e funções não apenas têm energia diferente e outras necessidades, como também não podem ser reduzidos na mesma proporção. Mesmo a memória cache da CPU, SRAM, não está diminuindo tão rapidamente quanto a lógica do processador.

Desbloquear as coisas é tanto uma mudança filosófica quanto uma coleção de tecnologias. De acordo com Ryckaert, STCO significa olhar para um sistema no chip como uma coleção de funções, como fonte de alimentação, E/S e memória cache. “Quando você começa a raciocinar sobre as funções, percebe que um SoC não é esse sistema homogêneo, apenas transistores e interconexões”, diz ele. "São funções otimizadas para diferentes propósitos."

Idealmente, você poderia construir cada função usando a tecnologia de processo mais adequada para ela. Na prática, isso significa principalmente construir cada um em sua própria lasca de silício, ou chiplet. Em seguida, você os uniria usando tecnologia, como empilhamento 3D avançado, para que todas as funções agissem como se estivessem no mesmo pedaço de silício.

Exemplos desse pensamento já estão presentes em processadores avançados e aceleradores de IA. O acelerador de computação de alto desempenho da Intel Ponte Vecchio (agora chamado Intel Data Center GPU Max) é composto de 47 chiplets construídos usando dois processos diferentes, cada um da Intel e da Taiwan Semiconductor Manufacturing Co. A AMD já usa diferentes tecnologias para o chiplet de E/S e chiplets de computação em suas CPUs, e recentemente começou a separar a SRAM para a memória cache de alto nível do chiplet de computação.